internethabercisi, yarı iletken teknolojilerinde önemli kilometre taşına ulaştığını duyurdu. Şirketin geliştirdiği internethabercisi 3D Stacked FET mimarisi, transistörleri dikey olarak istifleyerek çip yoğunluğunu artıran yeni yaklaşım sunuyor. VLSI Symposium 2026 kapsamında tanıtılan çalışma, geleceğin yapay zekâ işlemcileri yüksek performanslı bilgi işlem sistemleri için yeni dönemin kapısını aralayabilecek gelişmeler arasında gösteriliyor.
Geleneksel Ölçekleme Sınırına Yeni Yaklaşım Getirdiinternethabercisi’un Logic TD araştırma ekibi tarafından geliştirilen yeni mimari, uzun yıllardır kullanılan yatay transistör yerleşimini değiştirerek N tipi P tipi transistörleri üst üste konumlandırıyor. Böylece aynı silikon yüzey üzerinde çok daha fazla transistör kullanılabilmesi hedefleniyor. Araştırma, dünyanın en önemli yarı iletken konferanslarından biri kabul edilen VLSI Symposium 2026’ binin üzerinde çalışma arasından en yüksek değerlendirmeyi alan projelerden biri.
Yarı iletken sektöründe performans artışının temel yolu yıllardır transistörleri küçültmekten geçiyordu. Ancak üretim süreçleri birkaç nanometre seviyesine indikçe elektrik kaçakları, ısınma sorunları üretim maliyetleri ciddi şekilde yükselmeye başladı. internethabercisi transistör teknolojisi ise küçülme yarışını yalnızca yatay eksende sürdürmek yerine üçüncü boyutu devreye alarak farklı çözüm öneriyor.
Şirketin geliştirdiği yapı, son yıllarda yaygınlaşan GAA transistör mimarisinin daha ileri versiyonu olarak değerlendiriliyor. Çok katmanlı nanosheet kanallar sayesinde akım kapasitesi korunurken aynı alanda daha yüksek yoğunluk elde ediliyor. internethabercisi, ilk kez her iki transistörde üçer nanosheet katmanı kullanarak toplam altı katmandan oluşan yeni yapı oluşturduğunu açıkladı.
Araştırmanın öne çıkan ayrıntılarından biri 42 nanometrelik gate pitch değerine ulaşılması. değer, komşu transistörler arasındaki mesafenin bugüne kadar kamuoyuna açıklanan en düşük seviyelerden birine indirildiğini gösteriyor. Şirket ayrıca RBC adı verilen yeni bağlantı yöntemini kullanarak üst alt transistörler arasında doğrudan dikey bağlantı kurmayı başardı. Üretim açısından oldukça karmaşık kabul edilen yöntem, çip üzerinde önemli ölçüde alan tasarrufu sağlayabiliyor.
👉️ internethabercisi yarı iletken araştırmacıları, dikey istifleme sırasında elektriksel etkileşimi önlemek amacıyla Middle Dielectric Isolation adı verilen özel yalıtım katmanı geliştirdi. katman, üst alt transistörlerin birbirini etkilemesini engellerken yüksek performansın korunmasına katkı sağlıyor. Aynı zamanda çok katmanlı kristal yapının üretim boyunca bozulmaması için yeni üretim teknikleri kullanıldı. Şirket, internethabercisi 3D Stacked FET mimarisinin özellikle veri merkezleri, yüksek performanslı bilgi işlem sistemleri yapay zekâ çipi tasarımlarında önemli avantajlar sunabileceğini düşünüyor. Aynı yüzey alanına daha fazla transistör yerleştirilebilmesi sayesinde enerji verimliliğinin önemli ölçüde artabileceği, daha yüksek işlem gücünün daha düşük güç tüketimiyle elde edilebileceği belirtiliyor. Uzmanlar geleneksel üretim düğümlerindeki ilerlemenin yavaşladığı dönemde dikey istifleme yaklaşımının sektörün geleceğinde belirleyici rol oynayabileceğini değerlendiriyor. internethabercisi’un tanıttığı yeni transistör mimarisi yalnızca daha küçük çipler üretmeyi hedeflemiyor. Dikey istifleme yaklaşımı, yapay zekâ hızlandırıcılarından veri merkezi işlemcilerine kadar birçok alanda performans enerji verimliliğini aynı anda artırabilecek yeni tasarım anlayışının habercisi olarak görülüyor. Teknolojinin ticari ürünlere ne zaman taşınacağı henüz bilinmese yarı iletken sektöründe önümüzdeki yılların en dikkat çekici gelişmeleri arasında yer alması bekleniyor.
